写真1　MIRAIが開発したDMA-TEG

　新エネルギー・産業技術総合開発機構は2009年2月、SRAMの回路動作の高速/高精度シミュレーション技術を開発したと発表した。技術開発は半導体MIRAIプロジェクト（以下、MIRAI）で行われ、その成果を基に、ジーダットがシミュレーションツールを開発した。このツールにより、90nm以降の微細な半導体製造プロセスで起きやすいと言われる、トランジスタ特性のばらつきによる動作不良を短時間で予測できるようになる。そして、シミュレーションの活用により試作回数を削減することで、SRAMの開発期間と開発コストを従来比で約30％削減できるという。ツールの製品化は、1～2年以内を目処にジーダットが行う。

　今回の発表は、2つの新技術から構成される。まず、MIRAIが、65nmプロセスによるDMA-TEG（Device Matrix Array Test Element Group）を開発し、SRAMを構成するトランジスタの電気的特性を実測することにより、ばらつきに関するパラメータを抽出した。さらに、抽出したパラメータを使ってSRAMの動作を高精度にシミュレーションできる新たな手法を開発した。次に、ジーダットが、SSBL（Sample Screening through Boundary Leraning）法という、シミュレーションの計算サイクルを大幅に削減できる技術を開発した。これにより、MIRAIで従来行っていたシミュレーションに比べて、その速度を600倍以上高速化することに成功した。

　MIRAIのリサーチ・ユニット・リーダーを務める最上徹氏は、「従来、MIRAIでは、1000万～1億サイクルを費やす高精度のモンテカルロ法でシミュレーションを行っていた。しかし、これではシミュレーションにかかる時間が長過ぎ、試作を行ったほうが短時間で済んでしまうなど、実用的でないという問題があった」と語る。

　そこで、2008年から、ジーダットに実用化に向けた開発を行うための技術移管を行った。同社新技術開発室室長を務める蜂屋孝太郎氏は、「DMA-TEGから抽出したパラメータを利用し、SRAMの回路に対してまず1回シミュレーションを行う。それにより、良品、不良品、その境界領域にあって良否を判定できないものの3種類に分ける。2回目のシミュレーションでは、良品、不良品と判定された部分を除外し、境界領域に対してのみ、ばらつきの条件を変更してシミュレーションを実施する。このフローを繰り返して除外する領域を増やしていき、最終的には、境界領域がほぼなくなるところまで持っていく。SSBL法は、人工知能における機械学習の手法を取り入れており、1回のシミュレーションによって、境界領域を非常に小さく絞り込むことを可能にする技術だ。これを利用することで、回路シミュレーションの回数を1/1000程度にまで削減できた」と説明する。実際に、モンテカルロ法で2週間かかる動作シミュレーションが、SSBL法を使うことによって30分で完了したという。

　今回発表された技術は、SRAM以外の回路の動作シミュレーションにも適用できる可能性がある。例えば、「フリップフロップなどのメモリー回路、アナログ回路などが候補として挙げられる」（最上氏）という。

（朴 尚洙）