ここで、局所ばらつきの増大により生じるSRAMの問題についてもう少し詳しく説明しよう。

　図3に、一般的な6トランジスタ型のSRAMメモリーセルの回路図とセルレイアウトを示した。6トランジスタ型セルでは、2つのインバータから成るフリップフロップによって「0」、「1」のデータを記憶する。読み出し/書き込みは2つの転送ゲートPGを介して行う。通常、ビット線の対（BL、/BL）は電源電圧に充電されている。読み出し（ディスターブ）時にはワード線（WL）がハイレベルになる。フリップフロップのデータに応じ、一方のビット線が一方のPGを介してローレベルへと放電されることでデータが読み出される。このとき、ワード線がハイレベルになることで、PGによってフリップフロップの両出力がわずかにプルアップされる。その影響で、この不安定なフリップフロップのデータが反転してしまい、データの破壊という結果に至ることがある。これが、SRAMのディスターブ不良である。この不良モードは、前述したVthの局所ばらつきによって生じる。

　図4は、SRAMセルにおいてフリップフロップを構成するインバータ対それぞれの入出力特性をX/Y軸を反転して重ねたものである。これは「バタフライカーブ」と呼ばれている。2つの曲線の両端にある交点が安定点であり、これらが0、1のデータそれぞれを記憶している状態に当たる。このバタフライカーブにおいて、2つの曲線に囲まれた領域に内接する正方形の大きさが、セルの安定度の指標として用いられている^＊2）。もし、各トランジスタに局所ばらつきがなければ、図中の青い線のような状態になる。一方、局所ばらつきによって各トランジスタのVthが変動すると、赤い点線のように、バタフライカーブに歪（ひずみ）が生じる。その結果、2つの曲線に囲まれた領域に内接する正方形が小さくなる。さらに局所ばらつきが大きくなると、曲線が交わらないものが発生する。この場合、0、1のデータを保持できず、メモリーセルとして正常に機能しなくなってディスターブ不良となる。ディスターブ不良の発生確率は、Vthのばらつきの大きさに依存する。言い換えれば、チャンネル面積から大きな影響を受ける。

　図5は、メモリーセルのフリップフロップを構成するnMOSトランジスタ（PD）のチャンネル面積とディスターブ不良の発生確率の関係を表したものである。この図から、チャンネル面積を1割削減すると、ディスターブ不良の発生確率が一桁近く増えてしまうことがわかる。これがチャンネル面積のスケーリングが困難になっている理由である。

　ここで見方を変えると、回路設計の工夫などのアプローチにより、不良率を低減することができれば、その分、チャンネル面積の縮小を許容できることになる。前述したように、現状はチャンネル面積によってセル面積に限界が生じている。逆に言えば、チャンネル面積を縮小できるならば、現状のデザインルールのままで、さらに小さなメモリーセルを実現できることになる。また、次世代のプロセスでスケーリングのトレンドを維持することも可能になる。以下では、セル面積の削減を実現可能にする回路設計によるアプローチの例として、ワード線電位制御について説明する^＊3）。