図1 絶縁型のクロック発生回路
この絶縁型クロック発生回路は、入力‐出力間のキャパシタンスが小さい高速フォトカプラを利用することにより、適度なコストで実現できる。

　PLLシンセサイザや、ダイナミックレンジの広いA-Dコンバータ、あるいはタイミングの影響を受けやすいデジタルネットワークなどの回路には、スプリアスのない安定したクロック信号が必要となる。そうした回路の試験を行う際、試験の対象となる回路（以下、被試験回路）を含むシステムのマスター発振器からのクロック信号を利用するという方法が考えられる。この方法には、被試験回路そのものの位相ノイズやスプリアス応答との整合がとれるというメリットがある。ただし、実際にこのような形で試験を行うのは、いくつかの事情から困難なことが多い。まず、このような形だと、多くの回路ではクロックラインの負荷が変動してしまう。また、筺体から取り出し、実験室の試験台上に配置された被試験回路の基板は、電源ラインからの干渉を受けることになる。それにより、発振器からのクロック信号にジッターが発生したり、予測不能な位相変動が起きたりして、信号品質が劣化してしまう。

　本稿では、試験専用のクロック発生回路を適度なコストで実現する手法を紹介する。その回路は、入力‐出力間のキャパシタンスが小さい高速フォトカプラを使用して絶縁型として構成する。

　図1に示すように、発振回路部は水晶発振器と2個のnpnトランジスタQ₁、Q₂を使用した一般的な構成である。コンデンサC₃とC₄の値は、必要なクロック周波数に適合するように選ぶ。例えば、クロック周波数が15MHz〜30MHzの場合であれば、C₃は220pF、C₄は100pFといった値が適切である。これより低い周波数を得たい場合には、周波数に応じて容量値を大きくすればよい。なお、この発振回路部は、ほかの方法で構成しても構わない。

　pnpトランジスタQ₃はレベルシフト回路として働き、出力信号がTTLレベルになる。抵抗R₇はパルス波形が最良になるよう選択するが、多くの場合、22Ω程度でよい。なお、条件によってはこの抵抗は使用しなくてもよい。

　トランジスタQ₃の出力は、高速CMOSフォトカプラであるIC₂に入力する。IC₂は、適正な電源電圧とロジックレベル、所要の周波数帯域の観点から選択すればよい。図1では、IC₂として40MHzに達する周波数でも使用可能な「HCPL-7101」を例にとっている。これ以外に、SMD（表面実装部品）タイプの「HCPL-77XX」シリーズなども問題なく使用できる。これらの製品は、入力‐出力間のキャパシタンスが1pF以下と小さく、入力側と出力側のそれぞれに独立した電源端子を備えている。このクロック発生回路のグラウンドを被試験回路のグラウンドと分離することにより、最適かつ少ない消費電力で効果的な絶縁性能を有する回路を構成できる。

　なお、発振回路とフォトカプラの入力部に使用する5Vの電源電圧は、9Vの電池と3端子レギュレータ「78L05」によって生成する。フォトカプラの出力回路と被試験回路を相当に長いケーブルで直接接続しても、発振回路には何ら影響は及ばない。