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アナログIC設計ツール最前線

[issued: 2009年1月号]
[アナログ] [システムLSI/デジアナ混在] [ソフトウェア/設計環境] [Misc.]
アナログIC設計ツール最前線

デジタル回路とアナログ回路を集積するSoCには、いまだ“決定版”と言えるような設計フローは存在しない。標準的なフローを確立するには、EDAツールの大きな進化を待つ必要がある。「手作業による設計」から技術者を解放するために、EDAベンダーはどのような取り組みを行っているのだろうか。
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手作業からの解放を目指して

　EDAの市場には、かなり以前からアナログシミュレータやデザインキャプチャツールが存在していた。また、そうしたツールでは、デジタル回路に関しても、SPICEシミュレーションで扱うような要素も加えられるようになっていた。しかし、アナログEDAツールでは、シミュレーション結果に基づいてチップを実現する際、デジタルICの設計フローであれば可能なことが同じように行えるわけではなかった。

　このような状況は変化しつつある。従来のデジタルEDAツールのベンダーが、数十nmレベルのロジックプロセスにおけるアナログ機能の実装をサポートする新たなツールを提供し始めているのである。また、アナログプロセスにおけるアナログ/RF/高耐圧回路の実装を容易にするファウンドリ固有のツールキットも登場している。

　しかし、そうしたツールを使いさえすれば設計がスムーズに進むというわけではない。また、チップがより複雑になり、フルチップのシミュレーションに膨大な時間がかかるようになるに連れ、Fast SPICEであっても力不足になってしまうかもしれない。

　アナログ/ミックスドシグナルIC設計の自動化が実現されるまでにはまだまだ時間がかかりそうだが、EDAベンダーは、従来から手作業で行われてきたアナログ設計の自動化を図ろうと、いくつかの側面から取り組みを行っている。アナログ設計に対処するための1つのアプローチは、「アナログの問題」を「デジタル演算の問題」に変換することである。米Intel社のバイスプレジデント兼CTO（最高技術責任者）であるJustin R Rattner氏は、2008年の『DAC（Design Automation Conference）』の基調講演において、デジタル処理によってアナログ設計を支援するというこの方法を提案した＊1)。

　しかし、すべての問題がデジタル演算で解決するわけではない。45nmのロジックプロセスで、120Vの信号レベルを扱うことはできない。また電圧/電流のレベルとは別の問題として、アナログ機能の必要性が消えることはない。

　米Magma Design Automation社のカスタム設計ビジネス部門で製品開発担当バイスプレジデントを務めるMar Hershenson氏は、「オペアンプなどのアナログ機能は、今でも技術者が手作業で設計している。この20年間でアナログ設計はあたかも“芸術”のようなものになってしまった」と述べている。しかも、アナログ設計自体が複雑であるのにもかかわらず、「ミックスドシグナルIC設計におけるアナログ部分とデジタル部分の統合には、数週間の時間を要する場合がある」と同氏は付け加える。さらに、プロセスノードが変わるたびに、アナログシステム技術者は手作業で再設計を行わなければならない。

　必要なのは、より優れたアナログ設計ツールである。

高速シリアルのアナログ的要因

図1　アイダイアグラムを用いたマスクテスト
Synopsys社は、PCIe 2.0向けPHYインターフェースIPの性能を調べるために、実験室レベルでは、アイダイアグラムを用いたマスクテストを行っている。デモボードからの信号をオシロスコープでダイアグラムとして観測するという手法だ。製造工程におけるテストでは、チップ内部のサンプリングスコープ機能を利用し、JTAGポートを介して標準のデジタルATE（自動試験装置）システムによってアイダイアグラムを観測する。

　アナログという語からは、オペアンプやD-A/A-Dコンバータのようなものを連想する人が多いだろう。しかし、意味的には0または1以外の信号を生成しないデジタル機能のICであっても、アナログ的な設計とテスト手法が必要になるケースがある。代表的な例は、チップが外部と通信する際に用いられる高速シリアルインターフェースである。

　米Synopsys社でミックスドシグナルIP（Intellectual Property）担当マーケティングディレクタを務めるNavraj Nandra氏は、表面上はすべてデジタル部品で構成されているとしても「今日のチップのシリアルI/Oラインは、極めて高速であるため、アナログ的な影響が必ず現れる」と述べる。同氏によれば、「アナログICベンダーは、アナログ回路向けに最適化されたプロセスを採用して機能を実装している。一方、デジタルチップを製造する企業は、標準的なディープサブミクロンのロジックプロセスで高速I/Oを実装したいと考える。そのため、プロセスばらつきやシグナルインテグリティが問題として顕著になる」という。

　Synopsys社は、USB 2.0、DDR SDRAM（Double-Data-Rate Synchronous DRAM）、SATA（Serial Advanced Technology Attachment）、PCI Express（PCIe） 2.0などのインターフェース機能を実装したIPライブラリ「Design Ware」を用意している。これにより、高速シリアルI/Oの設計の問題に対処している。例えば、PCIe 2.0のIPは、5ギガビット/秒で動作するPHY（物理層）インターフェースやデジタルコントローラ、検証用の回路IPを搭載している。Nandra氏によると、Synopsys社は、シンガポールChartered Semiconductor社、韓国Samsung Electronics社、米IBM社の65nmプロセスで、USB 2.0のPHYインターフェースを製造することに成功したという。単一のGDSII（Graphic Design System II）ファイルを用い、変更を加えることなくである。

　実験室や製造工程でテストできるものでなければ、IPとしては使い物にならない。Synopsys社は実験室でのテストに関しては、ファウンドリから分割（スプリット）ロットのサンプルを入手して評価している。その際用いる手法は、デモボードを使って、オシロスコープによるアイダイアグラムのマスクテストを実施するというものだ（図1）。製造工程でのテストに関しては、診断用IP（JTAGポートを介してアクセス可能なオンチップのサンプリングスコープ機能）をPHY層に設け、通常のデジタルテスターでアイダイアグラムを用いたリアルタイムのマスクテストが実施できるようにしている。Nandra氏は、オンチップのテスト技術について詳述した記事も執筆している＊2)。

脚注：
  • ※1…Nelson, Rick, "Analog—that computes," Test＆Measurement World, June 11, 2008
  • ※2…『高速シリアルインターフェースのオンチップテスト回路』（Navraj Nandra、EDN Japan 2008年12月号、p.61）
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